面对DRAM工艺逼近10纳米以下的物理与功能极限，传统2D架构已难以为继。SK海力士提出的4F²垂直栅DRAM结合PUC架构，通过转向3D集成而非单纯缩小线宽，验证了一条延续DRAM微缩、兼具工程可行性与成本效益的现实路径。
智能速览
传统2D DRAM在10nm以下面临工艺与功能的双重极限，可靠性急剧下降。
核心思路是从2D平面缩放转向3D集成，4F²垂直栅晶体管是关键过渡形态。
PUC架构通过晶圆键合将外围电路下置，释放了宝贵的存储单元面积，显著提升了比特密度。
工程层面，晶圆键合技术已趋于成熟，叠加误差与电性参数均得到有效控制，不再是量产瓶颈。
电性测试表明，4F²垂直栅DRAM的关键指标已达到先进DRAM的基本要求，具备实用性。
精华内容
当DRAM微缩逼近物理极限，传统2D架构已难以为继。SK海力士的4F²垂直栅DRAM技术，通过架构重构而非单纯缩小线宽，为行业带来了一套可行的工程解决方案。
微缩双重困境
随着工艺节点迈向10纳米以下，DRAM遭遇了前所未有的挑战。这已不再是“能否制造”的工艺极限问题，而是“能否正常工作”的功能极限。具体表现为：字线（WL）间距缩小导致单元接触窗口急剧收窄；单元外部电阻显著上升，引发更严重的Row Hammer风险；刷新时间随之劣化；位线（BL）与存储节点接触（SNC）之间的工艺余量被严重压缩，这些都直接威胁到DRAM的稳定性和可靠性。
核心架构转向
面对2D缩放导致的成本、良率与可靠性同步恶化的困局，SK海力ix明确指出必须进行结构级的创新。其提出的4F²垂直栅DRAM架构，标志着从2D平面缩放向3D集成的核心转向。通过将传统的平面埋栅晶体管改造为垂直栅晶体管，有效放宽了字线、位线与存储节点接触的几何约束，为后续更复杂的3D DRAM演进提供了一个可复制的基础单元。
PUC释放面积
决定DRAM比特密度的关键，不仅在于存储单元本身，更在于外围电路的占用面积。PUC（Peri-Under-Cell）架构正是解决这一痛点的关键。它通过晶圆键合技术，将原本置于存储单元上方的周边逻辑电路“下移”至独立的晶圆，再与存储单元晶圆键合。这种设计使得存储区域高度纯化，图形复杂度降低，从而实现了比特密度的明显增长。
量产可行性验证
行业对晶圆键合技术应用于DRAM量产的最大疑虑在于其稳定性与良率。论文用实证数据回应了这一问题。通过工艺优化，4F² VG DRAM的键合电阻分布与2D DRAM相比具有可比性，且键合后的叠加误差显著降低。链式测试显示，键合后的外围晶体管（NMOS/PMOS）的阈值电压与驱动电流分布稳定，热预算也得到了有效控制，证明该技术已从风险点转为可控的量产工艺模块。
电性性能达标
在核心的电性指标上，4F²垂直栅DRAM展现了出色的性能。其垂直栅晶体管的亚阈值摆幅约为73 mV/dec，表现优良。通过背栅偏压可以精确控制阈值电压，且由于共享背栅的效应，其阈值电压均匀性甚至优于传统2D DRAM。同时，其存储电容可等效于2D DRAM，通过结工程优化，关态漏电和栅致漏电（GIDL）问题也得到了显著改善，功能上已满足先进DRAM的要求。
