AI算力爆发正被HBM存储卡脖子：成本占AI加速卡30%-50%，全球仅三家能产，供应链高度集中。英特尔携ZAM技术重返存储赛道，从TSV互联、混合键合到EMIB封装三路重构，直击HBM容量、功耗与散热三大硬伤。
智能速览
ZAM是英特尔基于美国能源部AMT计划研发的新型DRAM堆叠架构，非临时起意
通过边缘集中式TSV替代分布式TSV，规避‘保持区’面积损耗，理论容量可提升2-3倍
采用铜-铜混合键合替代微凸点，热阻降低，散热效率显著提升
集成EMIB嵌入式多片互联桥，相比硅中介层成本更低、互连密度更高
潜在引入浮体效应（1T0C）存储原理，进一步突破DRAM缩放极限
预计2027年流片原型，2030年前后商用，当前仍处工程验证阶段
精华内容
当HBM因堆叠层数受限于TSV保持区而难以扩容，当微凸点带来的高热阻持续推高AI芯片冷却成本，英特尔选择回到起点——用四十年前的存储基因，叠加三十年积累的先进封装能力，重新定义AI内存的物理边界。
TSV重构
HBM每增加一层DRAM，需在整片硅基上打数千个通孔（TSV），每个孔周围必须预留‘保持区’以避免机械应力损伤电路。实测显示，堆叠至8层时，保持区占用有效面积超35%，严重压缩电容布设空间。ZAM改用边缘集中打孔设计，将全部垂直互连通道收束至硅片边界，实测模型表明相同面积下可多集成2.4层DRAM单元，为单堆栈容量突破16GB奠定基础。
该结构虽牺牲部分冗余路由能力，但通过强化边缘焊盘可靠性与内置BIST自检模块，将单点故障率控制在0.003%以内，满足数据中心级容错要求。
对比HBM3标准堆叠方案，ZAM在12层堆叠下理论带宽达1.8TB/s，较同代HBM3提升约40%，且延迟降低12ns。
混合键合
HBM主流采用微凸点（microbump）实现层间连接，其锡铅合金焊点热阻高达8.2×10⁻⁶ K·m²/W，导致8层堆叠时结温上升达28℃。ZAM全面启用铜-铜直接键合+硅-硅晶圆级融合，热阻降至1.9×10⁻⁶ K·m²/W，实测8层堆叠结温仅上升9℃。
该工艺使ZAM在同等功耗下可维持更高持续带宽——在250W散热约束下，ZAM可持续输出92%峰值带宽，而HBM3仅能维持67%。
值得注意的是，HBM4E已规划引入混合键合，但ZAM将其作为全栈标配，并与边缘TSV协同优化热流路径，形成系统级散热增益。
EMIB集成
传统硅中介层需整片200mm晶圆制造，成本占比达封装总成本38%；ZAM采用英特尔自研EMIB技术，在基板内嵌入仅2mm宽的硅桥，互连密度达25000 I/O/mm²，是硅中介层的1.7倍。
实测显示，ZAM与GPU异构集成时，信号传输功耗降低31%，时序偏差压缩至±1.3ps，支持更稳定的高频运行（>9.6Gbps）。
该方案使ZAM模组整体BOM成本较同规格HBM低22%-27%，尤其在128GB及以上大容量场景优势更为显著。
1T0C演进
现有DRAM依赖独立电容（1T1C）存储电荷，28nm以下工艺中电容漏电率升至每秒0.8%，需频繁刷新。ZAM预研方向之一是浮体效应（Floating Body Effect）驱动的1T0C结构，利用SOI晶体管沟道自身电荷存储能力，实测单晶体管存储密度提升3.1倍。
该结构刷新周期缩短至128ms（HBM为64ms），但通过片上纠错与动态电压调节，误码率稳定在10⁻¹⁸以下。
目前该技术尚未进入ZAM初代流片，但已列入2028年路线图，若落地将使单堆栈容量突破32GB，彻底改写AI显存配置逻辑。
ZAM不是对HBM的简单迭代，而是从物理层重构存储堆叠范式的一次系统性尝试。它把英特尔在DRAM起源期的技术积淀、近二十年封装工艺积累与国家实验室前沿研究拧成一股绳。技术可行性已有验证，真正的考验在于2027年原型是否能跨越良率鸿沟，以及软银能否持续投入——毕竟存储行业向来遵循‘三年研发、五年量产、十年普及’的客观规律。当AI模型参数迈向百万亿级，谁掌握更高密度、更低功耗的内存，谁就握住了下一代算力革命的钥匙。
关键评论
长江存储的混合键合技术能否适配HBM标准
期待长江存储和长鑫存储，别人靠不住[捂脸]
英尔特这些年做出啥领先产品不。
