随着DRAM制造中传统的ArF浸没式多重图形化技术逼近物理极限，制程复杂度与成本急剧攀升，单位面积的比特产出效率成为硬约束。EUV光刻技术并非为追求先进而生，而是在多重图形化、产能效率与成本压力下，DRAM实现可持续缩放的必要工程路径，尽管它本身仍存在诸多挑战。
智能速览
DRAM多重图形化技术已逼近物理与成本极限。
EUV对DRAM的核心价值在于提升产能效率，而非单纯分辨率。
EUV在DRAM应用中面临的主要挑战是光子随机性导致的良率问题。
尽管不完美，EUV是DRAM迈向更小节点的现实工程路径。
精华内容
当传统的多重图形化技术陷入“红皇后竞赛”，DRAM产业如何突破产能与成本的困局？答案正指向EUV光刻，但这并非一场技术的浪漫革命，而是一次务实的工程抉择。
多重图形化的极限
长期以来，DRAM行业依赖193nm ArF浸没式光刻的k1竞争来驱动缩放。然而，当单次曝光逼近k1极限后，产业转向了SADP（自对准双重图形化）和SAQP（自对准四重图形化）等复杂工艺。
这些方法虽然能延续缩放，但代价是极为高昂的。它们引入了更多刻蚀与对准步骤，不仅增加了工艺复杂度和overlay套刻精度风险，更关键的是，投入巨大却无法带来同等比例的晶圆产能提升。
问题已从“还能不能把图形做出来”转变为“还能不能高效、稳定、经济地做出来”。这场为了维持缩放而进行的投入，被形容为一场“红皇后竞赛”，必须全力奔跑才能停留在原地。
EUV的真正价值
与逻辑芯片不同，DRAM结构具有高度规则性和周期性，这使得ArF多重图形化在图形质量上表现尚可。因此，DRAM采用EUV的理由并非“非用不可”，而是衡量“系统效率是否更优”的结果。
SK海力士提出的经济学公式点明了核心：光刻的价值正比于单位时间内产出的bit数，约等于吞吐量乘以晶圆上的比特数。在此框架下，EUV的优势并非单纯来自分辨率，而在于它能有效减少多重曝光步骤，降低刻蚀与套刻风险，从而在有限的洁净室面积内，显著提高单位面积的bit产出。对DRAM而言，EUV首先是一个“产能效率工具”。
随机性挑战
EUV在DRAM量产中面临的核心挑战，并非分辨率问题，而是一个统计学难题——随机性。由于EUV使用的光子剂量较低，光子数变得“可数”，导致关键尺寸（CD）的分布不再服从理想的正态分布。
在一颗拥有数十亿个存储孔点的DRAM芯片中，即便工艺控制在±6σ水平，也必然会自然出现尺寸过小或过大的异常值。这些outlier是统计规律的必然结果，它们直接威胁芯片的良率和可靠性。解决这个随机性问题，是EUV在DRAM领域成功应用的关键。
绕不开的现实路径
尽管存在随机性、掩模版保护膜和工具复杂度等固有难题，但SK海力士并未否定EUV。原因在于三个现实约束的叠加：首先是多重图形化已是“红皇后竞赛”，投入产出比持续恶化；其次，洁净室与产线空间成为硬性约束，扩厂成本极高，单位面积bit产出成为核心指标；最后，EUV技术自身正在成熟，光源功率和设备可用率的持续提升，使其大规模量产成为可能。
基于此，SK海力士判断，通过持续的工程优化与定制化使用，EUV是DRAM迈向sub-10nm节点的必经路径。目前，其已在M16厂引入EUV，用于1a纳米及后续DRAM节点的量产。
