当芯片工艺迈向1nm以下，传统平面布局遭遇瓶颈。CFET技术通过垂直堆叠晶体管，实现了芯片密度的革命性突破，为摩尔定律续写新篇章，也预示着未来算力将迎来质的飞跃。
智能速览
CFET将N型和P型晶体管垂直堆叠，打破传统平面布局。
三维集成使逻辑单元面积减半，SRAM面积减少超40%。
该技术可提升15%的性能，并降低30%的动态功耗。
CFET被视为支撑0.5nm工艺的唯一可行路径，预计2032年商用。
精华内容
CFET究竟如何实现从“平房”到“摩天大楼”的转变？其核心奥秘在于三维堆叠架构与一系列配套技术突破。
垂直堆叠的奥秘
CFET的核心设计是将传统的N型（NMOS）和P型（PMOS）晶体管从并排列队改为垂直堆叠。底层通常为PMOS，顶层为NMOS，二者之间通过高K介质层实现电气隔离，并各自保留独立的栅极控制。
为了获得更优的静电控制能力，这种堆叠结构普遍采用纳米片作为沟道材料，如硅或二维材料MoS₂，栅极全方位环绕沟道，其控制力远超FinFET架构。这种三维集成方式，直接在相同的水平面积内容纳了双倍的晶体管。
性能三大飞跃
CFET带来的提升是全方位的。首先是密度飞跃，通过垂直堆叠，逻辑单元的尺寸能够缩减至传统CMOS的50%，而关键部件SRAM的面积也能减少40%以上，为芯片集成更多功能奠定基础。
其次是速度与能效的飞跃。由于晶体管间的信号传输路径被大幅缩短，延迟显著降低，在相同功耗下性能可提升15%。同时，更紧凑的结构有效降低了电容耦合效应，使得动态功耗能直降30%。
巨头的赛道竞速
全球半导体巨头已在CFET赛道上展开激烈竞逐。台积电计划在2025年展示全球首款集成101级CFET的环形振荡器，包含上千个晶体管，且工作电压低至0.5V，展示了其技术成熟度。
英特尔作为先行者，早在2020年就演示了CFET原型，通过3个纳米片堆叠成功将逆变器尺寸减半。三星则另辟蹊径，采用干法刻蚀技术实现源漏极的电气隔离，将相关工艺的良率提升了80%。
迈向埃米时代
业界普遍认为，CFET是突破1nm工艺瓶颈、进入“埃米时代”的关键。比利时微电子研究中心（IMEC）预测，CFET技术将于2032年实现商业化，并用于支撑0.5nm（5埃米）制程工艺。
台积电的规划同样指向2030年后的规模化量产，届时单颗芯片的晶体管数量有望突破万亿大关。国内科研机构也在积极布局，中科院微电子所提出了混合沟道CFET方案，复旦大学则在硅基二维材料CFET的异质集成上取得了突破。
CFET不仅是晶体管架构的革新，更是半导体产业迈向三维立体时代的基石。随着技术逐步成熟，一个拥有万亿晶体管、算力空前强大的新世界正向我们走来，届时我们的生活将如何被彻底改变？
