1nm芯片突破：二维半导体实现低漏电高性能
06-05 10:18
精选参考来源
精选参考来源
1. 华为半导体韬（τ）定律深度解读：不依赖EUV实现集成度倍增。核心逻辑：一、逻辑折叠（Logic Folding），利用3D堆叠将平面单元垂直化；二、时间缩微（Time Scaling），通过片上光互连降低延迟。目标2031年等效1.4nm，这是中国半导体实现跨越式突围的硬核底层逻辑。
新浪微博 2026-05-25 00:00:00
2. 华为发表「韬（τ）定律」，半导体技术实现新突破，具有哪些重要意义？对中国半导体产业发展有什么影响？
知乎 2026-05-26 00:00:00
3. 华为发表「韬（τ）定律」，半导体技术实现新突破，具有哪些重要意义？对中国半导体产业发展有什么影响？
知乎 2026-05-25 00:00:00
4. 华为发表「韬（τ）定律」，半导体技术实现新突破，具有哪些重要意义？对中国半导体产业发展有什么影响？
知乎 2026-05-25 00:00:00
5. 华为在上海发布韬定律，这是我国第一次在全球半导体领域提出产业指导新原则。不明觉厉，到底是啥？我请教了一个半导体行业的读者，通俗解读如下： 第一，老的 “摩尔定律”快走不动了。摩尔定律是过去50多年芯片行业的“金科玉律”，就是把晶体管越做越小（几何缩微），塞进同样大小的芯片里；结果芯片上的晶体管数量翻一倍，性能翻倍、价格减半。 但现在遇到两大麻烦：1）物理极限：已经做到 3 纳米、2 纳米，再往下接近原子尺度，漏电、发热、量子效应全出来了，做不下去；2）成本爆炸：越往小做，研发和建厂费用天价，性价比越来越低。一句话，靠“缩小尺寸”这条路，快走到头了。 第二，华为 “韬定律”：换条新路，从 “缩尺寸” 改成 “缩时间”。1）核心就一句话不再死磕 “把晶体管做更小”（几何缩微），而是改走 “时间缩微”：想尽办法缩短信号在芯片里的跑的时间（τ），用 “逻辑折叠”等技术，照样把性能和密度提上去。2）通俗比喻摩尔定律：房间不变，把人做更小，塞更多人，结果：人太小站不稳、成本极高；韬定律：人大小不变，但把房间 “折叠”、道路拉直，让每个人干活更快、走路更短、配合更紧，结果：不用把人做极小，整体效率照样大爆发。 第三，韬定律具体怎么干？1）逻辑折叠芯片不再是平铺的二维平面，而是像折纸一样，把电路 “折起来”，信号不用跑远路，延迟大幅缩短，同样面积塞更多晶体管。2）从器件到系统，全链路优化不只是晶体管，而是器件→电路→芯片→整机系统层层一起优化：3）过去 6 年，华为按韬定律思路，已经设计、量产 381 款芯片；4）2031年目标：高端芯片的晶体管密度，相当于 1.4 纳米传统工艺水平（不用真做到 1.4 纳米那么小）。 一句话总结：摩尔定律：靠 “缩小” 续命，快到尽头；韬定律：靠 “提速 + 折叠” 超车，中国给出半导体新出路。转自斐君换点。
新浪微博 2026-05-26 00:00:00
6. 【#华为半导体领域新突破#，发表了半导体韬定律】据人民日报报道，2026国际电路与系统研讨会25日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。#华为发表半导体韬定律#近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。“韬定律”构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。针对半导体行业未来的发展，何庭波表示：“未来一定属于开放合作。在‘韬定律’的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”（36氪）
新浪微博 2026-05-25 00:00:00
7. 什么是韬定律？要想说清楚“韬定律”，首先要知道“摩尔定律”。摩尔定律，简单讲就是：芯片上的晶体管数量，大约每18—24个月翻一倍。过去几十年，人类几乎所有科技革命——PC、互联网、智能手机、AI——都建立在这个规律之上。说白了：芯片越小，性能越强，成本越低。但晶体管已经接近原子尺度。再缩小，会出现量子隧穿效应、漏电、发热、良率暴跌等问题。所以这几年，全世界都在寻找“后摩尔时代”的新路径。而今天，华为第一次给出答案：韬定律。核心内容就是：半导体的未来，不一定再靠“几何缩微”，而是靠“时间缩微”。过去行业关注的是：晶体管尺寸还能缩多小。而华为现在关注的是：信号传播速度还能多快。也就是说：与其拼命把晶体管做得更小，不如让数据跑得更快。华为将这种思路称为——“时间缩微”对应的核心指标，就是“τ（tau）时间常数”。如果说摩尔定律追求的是：单位面积放下更多晶体管。那么韬定律追求的是：单位时间内完成更多有效计算。这背后，其实是芯片行业一次非常深层的哲学转向。“韬定律”最大的意义不只是技术。而是：中国企业第一次尝试定义行业演进方向。这和以前完全不同。过去中国更多是：“把别人路线走通”。现在开始变成：“重新定义路线”。而科技史上最可怕的，从来不是“追赶者”。而是：改规则的人。英特尔靠摩尔定律定义时代；英伟达靠CUDA定义AI时代；苹果靠ARM重构移动芯片；而今天，华为正在尝试：定义“后摩尔时代”的新规则。#华为韬定律是什么#
新浪微博 2026-05-25 00:00:00
8. 美国的芯片精英们，开始嫌弃硅和铜了。。。【X.PIN】
哔哩哔哩 2026-04-13 00:00:00
9. 华为发表「韬（τ）定律」，半导体技术实现新突破，具有哪些重要意义？对中国半导体产业发展有什么影响？
知乎 2026-05-25 00:00:00
10. 华为半导体韬（τ）定律深度解读：逻辑折叠与时间缩微。 其核心在于不依赖EUV光刻机，通过三维堆叠与垂直互连实现芯片集成度翻倍。这标志着国产半导体从追赶先进制程转向另辟蹊径，目标直指2031年实现等效1.4nm性能。这不是简单的物理堆叠，而是系统级工程的全面跨越。 #华为芯片 #半导体# #韬定律 ##国产替代#
新浪微博 2026-05-25 00:00:00
11. #华为韬定律是什么#后摩尔时代半导体产业的全新演进范式，核心是用时间缩微替代几何缩微。韬（τ）定律是华为于2026年5月25日在IEEE国际电路与系统研讨会上正式发布的半导体发展新理论，也是中国第一次在全球半导体领域提出“定律”级别的产业指导原则 在EUV光刻机被卡脖子的背景下，韬定律给中国半导体提供了一条"不赌光刻机、不等光刻机"的可行路径：可以在成熟制程基础上，通过架构创新实现性能跃升，绕开先进制程的物理封锁。 对全球半导体行业来说，它也为后摩尔时代提供了第三条发展路线，与延续摩尔、超越摩尔两条路线并行，给被先进制程壁垒拒之门外的国家和企业提供了全新破局方向。
新浪微博 2026-05-25 00:00:00
12. 有些人到现在还是嘴犟，韬定律跟你爹的那种所谓堆叠技术根本不是一回事。韬定律不仅是技术理论，还是由1000多个专利组成的技术标准，别动不动就是你爹也有，相信你爹看不上你这种弱智低能儿。不过话又说回来，韬定律也不是万能的，跳不出芯片的物理极限，现在的意义就是在芯片性能上不落后于对手，为EUV光刻机或传说中的光刻厂争取3-5年的时间。真正的发力是在新材料芯片上。现在全球用的都是硅基芯片，现在已经快到极限了，必须要选择出路。唯一的办法就是换材料，目前各国正在研发二维半导体材料芯片（如二硫化钼、硒化铟)，碳基芯片等，而这方面我们已经占有优势，前景非常乐观。上海已经建成了全球首条二维半导体工程化示范工艺线，预计2029年实现全球首款二维材料芯片的量产。重庆则建成世界首条碳基集成电路生产线，并且在2025年6月宣布量产。其他国家的还在实验室或者验证阶段，在新材料上我们已经领跑。大约在2030年前后，我们最强的形态才能展现出来。就是国产EUV光刻机、韬定律架构、新材料工艺的结合。我们既能制造出顶尖的光刻设备，又有先进的材料，韬定律还能把性能发挥到极致时，那才是真正的换道超车。再别说你爹也有了，你爹是真没有。
新浪微博 2026-05-28 00:00:00
13. 『华中科技翟天佑 Nat. Commun.』高‑K、宽带隙 KBe₂BO₃F₂（KBBF）介电材料：面向二维电子学的超薄高性能栅介质
微信公众号 2026-03-24 00:00:00
14. 『普渡大学 IEDM 2025』0.3 nm 超薄接触延伸实现近乎无短沟道效应的双栅单层 MoS₂ 器件：20 nm 沟道长度下的极限性能突破
微信公众号 2026-03-08 00:00:00
15. 二维半导体破解1nm极限，漏电流降低100倍如何终结硅基芯片的量子隧穿困局？
微信公众号 2026-05-03 00:00:00
16. PSU！一作兼通讯！二维材料，6人发一篇Nature Electronics！
微信公众号 2025-12-18 00:00:00
17. FinFET为什么能把漏电压下去？
微信公众号 2026-04-21 00:00:00
18. 华中科技大学翟天佑教授Nat Commun：用于二维电子学的宽带隙高κ KBe2BO3F2介电材料
微信公众号 2026-03-23 00:00:00
19. 2025,IEDM——20 nm双栅二维晶体管迎来重大突破：0.3 nmGra接触几乎消灭短沟道效应！
微信公众号 2026-05-18 00:00:00
20. Nat Mater | 复旦大学周鹏/刘春森揭示原子级超薄半导体上的晶圆级单层电介质集成
微信公众号 2026-01-15 00:00:00
21. 二维半导体破解1nm极限：漏电流降低100倍，能否终结量子隧穿
今日头条 2026-04-24 00:00:00
22. 深圳大学周晔教授、韩素婷教授 Nat.Electron.评述：迈向1纳米节点电子器件的二维晶体管
知乎 2025-12-18 00:00:00
23. FinFET工艺技术详解
微信公众号 2026-04-14 00:00:00
24. 『复旦包文中、周鹏、陈时友 Nature Materials』基于超低漏电 MoS₂ 边缘接触晶体管的准非易失无电容 DRAM：二维半导体存储的新突
微信公众号 2026-01-15 00:00:00
25. 中国科学家攻克1纳米铁电芯片 重塑半导体产业格局 近日，北京大学电子学院彭练矛院士、邱晨光研究员团队成功研制出物理栅长1纳米的铁电晶体管，成果刊发于国际顶级期刊《科学·进展》，标志着我国在新型半导体器件领域实现领跑，为后摩尔时代芯片发展开辟全新路径。 此次突破并非传统制程微缩，而是从材料与结构底层创新。团队通过纳米栅极结构设计，将晶体管栅长推进至原子级极限，攻克高压高耗行业难题，实现0.6V超低电压工作，能耗大幅下降，首次打通逻辑与存储间的电压壁垒，有效破解AI芯片“存储墙”瓶颈，为存算一体芯片提供核心支撑。 相较于依赖高端光刻机的传统硅基路线，该技术绕开制程卡脖子环节，以材料创新与结构革新实现弯道超车。更小尺寸、更低功耗、更高集成度的特性，让1纳米铁电晶体管可广泛应用于人工智能、物联网、智能终端、车载芯片等领域，显著提升算力密度与能效比。 这一成果是我国基础研究与芯片原创技术的里程碑突破，打破国外技术垄断，重构全球半导体竞争格局。它不仅验证中国在纳米电子、先进器件领域的自主创新能力，更为我国半导体产业换道超车提供关键技术底座，将推动下一代低功耗、高算力芯片快速落地，助力数字经济与智能产业高质量发展。#中国科技 #芯片 #弯道超车 #致敬科学家 #上热门
抖音 2026-02-27 00:00:00
26. 从连续优化到离散选择：FinFET如何改变电路设计本质
微信公众号 2026-04-16 00:00:00
27. DBG工艺详解：颠覆工艺流程，赋能半导体先进封装与超薄芯片制造
知乎 2026-05-01 00:00:00
28. 产学研协同攻坚！南大成功研制全球首颗二维半导体并行微处理器
微信公众号 2026-05-28 00:00:00
29. 全球首个超薄铋基铁电晶体管问世
今日头条 2026-02-09 00:00:00
30. 北大突破1纳米铁电晶体管，为AI芯片算力与能效革命筑牢底层器件 2026年2月23日，北京大学电子学院邱晨光研究员—彭练矛院士团队宣布重大科研突破：将铁电晶体管物理栅长缩减至1纳米极限，研制出迄今尺寸最小、功耗最低的铁电晶体管，成果在线发表于《科学·进展》，为后摩尔时代高算力、高能效AI芯片与数据中心提供核心器件支撑。 传统铁电晶体管长期受高能耗、逻辑电压不匹配制约，难以规模化应用。团队创新纳米栅极结构，借助电场汇聚增强效应，在原子级栅长下实现铁电极化高效翻转，仅需0.6V超低工作电压，能耗降至0.45 fJ/μm，较国际最优水平降低一个数量级，彻底打通存储与逻辑芯片的电压适配瓶颈。 该器件兼具超高集成度、极低功耗、快速响应优势，既能支撑亚1纳米节点先进芯片制造，也为下一代存算一体AI芯片、绿色高效数据中心提供关键技术方案，标志着我国在超低功耗新型半导体器件领域跻身全球前列。 来源：科技日报 记者/张佳星 受访团队供图 编辑/石磊、林帆
抖音 2026-02-25 00:00:00
31. 二维半导体材料：攻克界面与热耗难题，离量产还有多远？
微信公众号 2026-03-30 00:00:00
32. 首尔大学 ACS NANO：基于等离子体的二维半导体接触多晶工程
知乎 2026-02-14 00:00:00
33. 谈智能时代半导体器件与材料的新发展
今日头条 2025-12-28 00:00:00
34. 研究透视：二维半导体MoS₂-界面工程，范德华间隙 | Science
微信公众号 2026-04-17 00:00:00
35. 北大全球首款高性能二维半导体晶圆成功研发：后摩尔时代，芯片性能跃升的“新地图”
微信公众号 2026-03-31 00:00:00
36. 14nm技术全景：FinFET驱动的器件、互连与设计复杂度演进
微信公众号 2026-05-05 00:00:00
37. 南京大学李卫胜副教授，苏州科技大学姜昱丞教授，上海交通大学王林副教授 APL：紫外臭氧氧化制备高k TaOx介电层在二维电子器件中的应用
微信公众号 2026-04-19 00:00:00
38. 晶圆级p型二维半导体集成取得新突破
微信公众号 2026-04-30 00:00:00
39. 全国首条二维半导体工程化示范工艺线在沪点亮国产半导体产业“换道加速”
微信公众号 2026-01-15 00:00:00
40. 2025, IEDM——二维MoS₂晶体管进入“先进节点时代”：MIT揭秘亚1 nm EOT下可靠性
微信公众号 2026-05-19 00:00:00
41. ACS Nano：用于范德华金属-半导体结晶体管阵列的二维半金属的片上直接合成
微信公众号 2026-03-17 00:00:00
42. 2025, IEDM——北大首次实现53 nm Contact Pitch 二维WSe₂ p-FET
微信公众号 2026-05-15 00:00:00
43. 解锁12nm FinFET：随到随学，精通高阶模拟版图设计！！
微信公众号 2026-05-15 00:00:00
44. 后段制程颠覆性改变-超薄氧化铟晶体管技术
微信公众号 2026-03-22 00:00:00
45. 🔥12nm FinFET模拟版图｜先进IC必懂的3D革命
知乎 2026-05-15 00:00:00
46. 好文必看！为什么FinFET取代了平面晶体管？
知乎 2026-05-16 00:00:00
47. Nat Mater:二维半导体材料：电子器件领域的新兴力量
微信公众号 2026-01-14 00:00:00
48. 全球首条 35 微米功率半导体超薄晶圆全流程产线落地上海松江
微信公众号 2026-03-05 00:00:00
49. 填补国内空白！我国超薄功率半导体晶圆制造实现重大突破，关键技术自主可控
微信公众号 2026-03-17 00:00:00
50. 河南师范大学Nano Letters：二维IV-VI族半导体多桥沟道FET的定制传输与逻辑性能
微信公众号 2026-04-17 00:00:00
51. Intel公布三大全新晶体管材料：漏电率降低1000倍
今日头条 2025-12-09 00:00:00
已收藏
去我的收藏夹