台积电不造DRAM

2026年11月，台积电向TomsHardware发了一份声明，否认将生产3D DRAM，重申“始终专注于核心业务，也就是集成电路代工”。传闻的起因是英伟达要求台积电规划3D DRAM产能，台积电的回应把这条线划得很清楚：DRAM的存储单元，它不碰。

但就在这份声明的前后，DRAM原厂最核心的下一代产品，正在把最关键的一颗芯片交给台积电制造。三星、SK海力士、美光，全球仅有的三家HBM供应商，被英伟达要求在NVHBM（基于HBM4E架构的定制HBM）的基底裸片上统一采用台积电3nm工艺。三星已经接受了这个要求，这将是它历史上第一次在HBM制造环节与台积电合作。

台积电不造DRAM。但DRAM的未来，离不开台积电。

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基底裸片换了身份

HBM的基底裸片（Base Die），在HBM3E及之前，通常用DRAM制程制造，承担的是物理层信号转换，角色接近一个被动的接口层。但从HBM4开始，基底裸片切换为Logic Base Die，需要承载逻辑控制、接口管理、电源管理，对先进逻辑制程的依赖陡然上升。SK海力士量产的HBM4，基底裸片已经交由台积电以12nm逻辑工艺生产，成本是它自家DRAM核心裸片的3到4倍。

到了英伟达的NVHBM，变化更彻底。英伟达把原本放在GPU内部的内存控制器整体搬进了基底裸片，配上自研的物理层接口。这颗芯片的逻辑复杂度已经逼近一颗小型ASIC，DRAM制程无法胜任。

基底裸片从存储原厂“顺手做的配套件”，变成了决定HBM性能上限的逻辑芯片。制造这颗芯片的能力，不在三星、SK海力士、美光的DRAM产线里，在台积电的先进逻辑代工厂里。

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英伟达的统一标准，三星的低头

英伟达让三家供应商统一到台积电3nm，理由很直接：三星、SK海力士、美光在基底裸片上的制程和设计各有一套，如果放任各自为政，英伟达需要为每一家的NVHBM分别做兼容性验证和性能标定。统一到一套基底裸片设计，平台验证的工作量被大幅压缩。

执行的现实约束也在把订单推向台积电。业内人士估计台积电3nm良率超过90%，三星晶圆代工2nm良率约60%。英伟达要的不只是“更先进的制程”，是一个良率可预期、产能有扩产纪律的代工平台。

三星接受这个安排，用台积电的制造确定性换取英伟达定制HBM供应链的入场券。它没有全盘放弃：面向其他客户的标准HBM，基底裸片仍保留内部生产；同时也在验证自有产线生产NVHBM基底裸片的可行性，作为台积电产能不足时的备份。

SK海力士的路径类似。它在HBM4上已经用了台积电12nm，HBM4E的基底裸片规划从12nm升级到3nm，同时引入英特尔代工作为第二供应商，对冲台积电的产能和成本压力。但主力的定制HBM订单，仍然落在台积电的3nm上。

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台积电的声明和HBM供应链的动作，指向同一个结构性变化：存储和逻辑在HBM堆栈的底部合流了。DRAM的核心裸片（Core Die）仍然由存储原厂用1c DRAM工艺制造，但决定这颗HBM能不能跑在英伟达AI芯片上的那颗逻辑底座，制造权正在从存储原厂的垂直整合体系里剥离出来，交到台积电手里。

台积电不生产一个DRAM存储单元。但下一代HBM的“大脑”，在台积电的3nm产线上流片。存储原厂之间的竞争，不再只是堆叠层数和产能规模的比拼，还多了一道题：能不能拿到台积电的先进制程，按英伟达的标准，把基底裸片造出来。

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