芯片良率是半导体制造的核心机密，直接决定着企业的生死。这篇内容深入剖析了先进制程下良率的挑战，通过英特尔的实测数据和行业主流预测模型，揭示了芯片面积、缺陷密度与成本之间的深层关系，为理解当前芯片巨头的竞争格局提供了关键视角。
智能速览
英特尔18A制程的缺陷密度数据，推算其良率约为64.4%。
芯片面积是良率的关键，500平方毫米以上的芯片良率能达到30%已属优秀。
台积电、英特尔、三星在2nm级别制程的良率竞争激烈。
行业内存在多种良率预测模型，以应对缺陷分布的复杂性。
SRAM难以缩小，是导致AI芯片面积过大、良率偏低的重要原因之一。
精华内容
良率并非一个简单的百分比，其背后涉及复杂的物理模型与工程挑战。接下来，我们将通过具体数据和模型，拆解先进制程的良率密码。
英特尔64.4%的由来
英特尔近期公布了其18A制程的Twin Lake处理器关键数据，虽未直接公布良率，但提供了缺陷密度（D0）为0.4。该芯片集成了CPU和NPU，面积约114平方毫米。
行业观察者利用这一数据，通过主流的Morpheus良率预测模型进行计算，得出其良率约为64.4%。同时，其他预测模型如波松模型和玻色-爱因斯坦模型的计算结果也落在63%至65%的区间内，仅有C模型的结果偏低，约为50%多。这组数据表明，在1.8nm等效的GAA时代初期，英特尔的表现已相当出色。
面积：良率的第一天敌
芯片良率与面积呈现强烈的负相关性。在缺陷密度一定的情况下，芯片面积越大，包含缺陷的概率就越高，导致良率急剧下降，其关系并非线性，而是曲线式增长。
这就带来成本问题，面积翻倍导致的成本提升是指数级的。行业经验显示，在同一制程下，500至600平方毫米的大芯片，良率能做到30%左右已属优秀；而面积缩小到100至200平方毫米时，良率则能飙升至80%。这解释了为何台积电用N2工艺制造小面积SRAM时良率优异，而生产英伟达等大面积AI芯片时则面临巨大挑战。
预测良率的四种模型
由于缺陷的产生是随机事件，业界通常通过统计学模型来预测良率。首先是泊松模型，它最简单，假设缺陷在晶圆上完全随机分布。
其次是应用更广的Morpheus模型，它对晶圆边缘缺陷密度更高的现象进行了修正。C模型可视为Morpheus的简化版。最后是玻色-爱因斯坦模型，它基于一个更符合实际的假设：缺陷主要集中在制造难度大的关键层，而非所有层次。这些模型共同构成了预测和评估先进制程良率的工具箱。
AI芯片的良率困境
当前AI芯片的蓬勃发展，使其成为先进制程良率挑战的焦点。GPU等芯片因需要海量的计算核心和片上SRAM，导致芯片面积居高不下。
特别是SRAM，其微缩难度远大于逻辑单元，导致SRAM在芯片中占比难以降低。这使得主流AI芯片动辄达到500甚至800平方毫米以上，直接陷入了“面积-良率-成本”的死亡螺旋。因此，即便台积电等厂商技术领先，要为英伟达生产如此巨大的芯片并保证理想的良率和成本，依然是艰巨的任务。
理解良率，就是理解半导体产业的真实壁垒。从英特尔的奋力追赶到台积电的领先与挑战，再到国内厂商在超大芯片上的探索，良率问题将持续塑造产业格局。未来，是工艺革新还是封装技术能率先破局？
关键评论
有观点指出，英伟达H100和B200芯片的宣称面积可能超过800平方毫米，远高于讨论中的500平方毫米。
有网友探讨未来趋势，认为可能通过将SRAM单独制造再与主芯片键合，来突破当前AI芯片的面积瓶颈。
有评论认为，讨论良率格局小了，因为随着摩尔定律逼近极限，良率的战略意义可能正在减小。
