10月13日，华为在上海练秋湖举办2026麒麟媒体沟通会，半导体业务无线终端芯片产品管理部部长徐松余登台演讲——这是时隔六年，华为第一次为麒麟芯片召开专门的媒体沟通会。与发布会不同，这场演讲没有晒跑分，而是把芯片摊开来讲：麒麟9050 Pro的详细架构图首次对外公布，发布会现场版本此前只是简版。新一代灵犀CPU、马良GPU、达芬奇架构NPU、麒麟AI ISP，加上Balong AI Modem、FFTS函数流任务调度器、音视频处理器、安全处理器与灵犀微核，九类硬件单元第一次出现在同一张图上，由调度器协同工作。这张图真正要回答的问题是：一颗在制程受限条件下走“逻辑折叠”路线、已经量产的国产高端芯片，内部到底是怎么组织的。IT之家财联社
架构图第一层：九类单元，一张协同图
按图上模块逐个看，所有升级都锚定同一个口径——上代麒麟9030 Pro。9核16线程的灵犀CPU配合鸿蒙应用并行化优化，用户典型场景卡顿降低31%。马良GPU用上第四代微架构和第二代光线追踪硬加速，官方给出的数字是GPU性能提升40%、功耗降低45%、光追性能提升78%。新一代达芬奇NPU性能提升140%，可以在端侧运行30B MoE大模型；第十代ISP把长焦清晰度提升34%；新巴龙基带支持超5.5G通信。图上新出现的名词值得解释两句：灵犀微核是一颗超低功耗单元，息屏显示、消息推送这类轻负载任务由它单独运行，压住待机功耗；FFTS函数流任务调度器不是算力单元，而是全芯片的任务分发器。换句话说，架构图的信息量不在“堆了什么”，而在“谁给谁干活”。CNMO科技太平洋科技芯智讯
折叠的秘密：两颗die合出一颗SoC
逻辑折叠出自“韬（τ）定律”：今年5月，华为公司董事、半导体业务部总裁何庭波在上海举行的国际电路与系统研讨会上正式发表该定律，这是中国在全球半导体领域首次提出指导产业发展的新原则。它与摩尔定律的分岔在于：摩尔定律要求把晶体管做小，韬定律押注“时间缩微”——把时延和功耗在时间维度上压缩，不靠制程代差同样换取性能。麒麟9050 Pro正是首款采用逻辑折叠技术的高性能芯片，新华社早在9月7日Mate XT 2发布时就给出了这一定位。第三方裸片分析机构Kurnal Insights的die shot揭示了“折叠”的真实形态：这颗SoC不是一枚裸片，而是计算die与SRAM die两颗芯片，通过逻辑折叠键合后作为一个单元运行。两枚裸片均为120.65平方毫米，面积甚至略小于上代麒麟9030S，但两颗die之间布有500万个信号传输键合点，跨die带宽达125TB/秒，时钟缓冲器数量降低55%，关键路径时延减少30%。按何庭波论文口径，芯片整体晶体管密度达到每平方毫米2.38亿颗，较上代提升55%；若只统计计算die上的逻辑单元，提升约28%。计算单元与缓存之间高频的数据交换，从平面绕路变成垂直穿楼——这正是“时间缩微”从理论落到版图的样子。微博新华网芯智讯
量产的含金量：从做得出到供得出
这场沟通会上最有分量的一句话，是华为确认这颗芯片在中国半导体业界支持下成功量产，未来属于开放合作。芯片只有量产才算进入产业循环：搭载它的Mate XT 2已于9月7日上市，10月2日新华网又宣布华为Mate 90系列搭载HarmonyOS 7发布、鸿蒙终端设备数突破9000万。逻辑折叠对量产的要求同样苛刻：两颗die要稳定协同，依赖高精度晶圆减薄、混合键合和极精密的对准互连，任一环节出问题都可能拖累封装良率，甚至让两颗die一起报废。所以“成功量产”四个字，背后是整个国产设计与制造封测链条同时达标。科技猩球新华网芯智讯
这条路线的产业纵深也已有数据：基于韬定律，华为六年已设计并量产381款芯片，被经济观察报概括为替国产半导体趟出一条“不唯制程”的新路。至于“开放合作”，10月初曾出现华为与高通专利交叉授权涉及逻辑折叠技术的报道，随后高通公开否认这一表述，双方对协议范围口径不一，这项技术授权是否落地仍有待官方信息确认。经济观察报微博
下一步：麒麟2027已在手上
沟通会上同样被划进重点的是路标。徐松余透露下一代麒麟2027芯片已经就绪，目前所有测试结果均符合预期，逻辑折叠未来十年的演进可持续。演进方向是“更多层”：未来麒麟芯片将继续向更多层折叠的方向探索，具体路径和定价则将根据产品与芯片需求决定。边界也要讲清楚：华为官方口径的性能对比全部以上代麒麟为基准，制程节点未披露；市面上关于9050 Pro追平苹果、高通当季旗舰的说法，来自第三方测试和社区讨论，仍有争议。这张架构图真正立住的结论只有一条——在制程受限的条件下，中国半导体业用一颗量产芯片证明了换道演进的可行性，而下一块拼图已经排进了时间表。财联社CNMO科技
