英特尔详解下一代至强7 Diamond Rapids封装设计

英特尔在HOT CHIPS大会上的演讲中，介绍了其下一代至强7 Diamond Rapids服务器处理器的封装设计。该处理器旨在成为面向企业级AI智能体的多功能串行处理强劲引擎。英特尔的设计目标是每个插槽提供多达256个P核，并辅以高达1.28 GB的末级缓存。该芯片还配备了当代先进的I/O，包括PCI-Express Gen 6。英特尔正利用其最新的内部代工节点18A-P来设计核心复合小芯片。

至强7 Diamond Rapids本质上采用了与AMD EPYC相同的解耦设计理念——即将CPU核心拆分为小组，形成包含在CPU核心裸片（CCD）中的CPU核心复合体（CCX），这些CCD群组与一个集中式的服务器I/O裸片（sIOD）交互，后者充当系统代理和I/O中枢。Diamond Rapids多芯片模块（MCM）由2个Fabric Hub Tile（FHT）、4个CPU核心基础模块以及总共16个核心小芯片组成，每个小芯片包含16个Panther Cove P核。每个计算基础模块的核心数为64个，4个加起来即为256核。

英特尔采用其最新的Intel 18A-P代工节点来制造这16颗核心小芯片。承载这些小芯片的基础模块则采用Intel 3-T代工节点制造。与此同时，两颗互连中枢模块（Fabric Hub Tiles）采用Intel 3代工节点制造。因此，整颗处理器完全基于英特尔自有代工节点打造，不依赖任何外部代工厂。

在计算基础模块上，英特尔采用Foveros 3D Direct混合键合接口来互连上方的4颗核心小芯片模块。基础模块提供高密度微观布线，将顶部的4颗模块互连起来，并将其布线汇聚到互连中枢模块。随后，4颗基础模块通过符合英特尔联合主导的UCIe-S小芯片互连架构标准的基板铜互连链路，以扇出式fabric拓扑结构与互连中枢模块相连。

基础模块不仅仅是顶部4颗核心小芯片的高级中介层，英特尔选择Intel 3-T这样相当先进的代工节点来制造该模块，是有原因的；毕竟大多数传统中介层用更老旧、更成熟的节点就能凑合。

核心小芯片仅包含CPU核心及其专属的L2缓存，并不具备共享的L3缓存。取而代之的是，它们内置了一个3D交叉开关，用于实现核心小芯片内16颗P核之间的数据交换，并将其连接到基础模块。

正是基础模块承载了由4颗核心小芯片共享的末级缓存（LLC）。通过这种方式，英特尔实现了64核之间的LLC池化。每颗基础模块配备了320 MB的巨型L3缓存，由4颗核心小芯片共享。核心小芯片上的每颗核心都能均等地访问位于基础模块上的这320 MB L3缓存。除了320 MB L3缓存之外，基础模块还集成了缓存代理、用于缓存一致性的侦听过滤器，以及将基础模块连接到互连中枢模块的裸片间互连。

英特尔采用Intel 3代工节点制造了互连中枢模块（Fabric Hub Tile）。共有2颗这样的模块，每颗连接4颗计算基础模块。互连中枢模块集成了处理器的内存控制器。根据 英特尔在2026年6月的一场早期发布会，每颗FHT配备8通道DDR5内存接口，因此整个封装总共提供16通道DDR5内存。这些接口支持速率高达12,800 MT/s的 MRDIMM（多级排DIMM）。

2颗互连中枢模块（Fabric Hubs）各提供64条PCI-Express Gen 6通道，这些通道可配置为CXL 3.0通道，以及UPI 3（英特尔第三代超路径互连）。此外，它们还各配备了8条PCIe Gen 4通道，用于底层平台连接。英特尔还为2颗互连中枢模块各自集成了一整套固定功能加速器，包括TDX（信任域扩展）、SGX（软件保护扩展）、QAT（快速辅助技术）和 DSA（数据流加速器）。

关于Panther Cove P核的具体信息目前所知不多，不过本次演讲公布的指令集架构（ISA）细节显示，其支持高级矩阵扩展（AMX）、AVX 10.2，以及FP8、FP16、BF16 等数据格式。