9月7日，华为在广州发布Mate XT 2三折叠手机，搭载的麒麟9050 Pro是首款采用逻辑折叠技术的高性能芯片。 新华社同时提到，这是继华为Mate40全球发布会之后，华为时隔六年在旗舰发布会上推出全新麒麟芯片。争论也随之而来：3D堆叠这个行业早就有，AMD的X3D处理器堆缓存卖了好几年，"逻辑折叠"凭什么算突破？华为在麒麟芯片技术交流会上给出的比喻点出了关键——芯片堆叠是把两张纸摞在一起，逻辑折叠是把一张纸对折。 这不是修辞：两条路线真正的分水岭，在于三维设计从哪一步开始。新华网海峰看科技
传统堆叠是把各自设计制造完成的独立芯片在封装层面连接；逻辑折叠则是在同一颗芯片的规划阶段就把电路分层安放——官方描述为在单芯片内将逻辑单元分层排布，如同从平层升级为复式，内部增设垂直互联通道，好似加装了"电梯"。 落到麒麟9050 Pro上，计算单元（CPU、GPU、NPU、ISP、基带）集中在一颗计算Die上，多级缓存做成一颗独立的SRAM Die，两颗Die以微米级间距的垂直互连键合，跨Die传输带宽高达125TB/秒。 这不是两颗芯片之间拉电线，而是同一栋楼里两层之间的专用通道。华为因此强调，要把多颗Die当作一颗完整芯片协同设计，从芯片设计之初就以三维视角进行系统设计。新华网芯智讯太平洋科技
折叠背后，是一条被命名为"韬（τ）定律"的路线：以"时间缩微"替代"几何缩微"。 当缩小晶体管尺寸带来的红利日渐微弱、华为又长期拿不到EUV等先进工艺，麒麟选择的解法是让信号少走路：把创新重心从缩小器件转向压缩信号传播时延，核心思路是"让数据少绕路，让计算不用等待"。 具体数字上，麒麟9050系列拥有超过5000万路混合键合、超过500万条有效信号互连，晶体管密度提升53.5%。 通俗地说：在成熟一档的工艺上，把走线"折"得更近，拿到过去只能靠缩小工艺换来的密度与能效。海峰看科技太平洋科技
对普通人来说，折叠最终兑现成可以直接感知的三项结果。 第一是流畅：新一代灵犀CPU采用9核16线程设计并支持超线程，CPU多核性能提升23%。 第二是图形与AI：GPU图形渲染性能提升40%，NPU性能提升140%，可以在端侧运行30B MoE大模型。 第三是续航：极客湾5.0续航模型实测中，搭载这颗芯片的Mate 90 Pro Max总续航9小时56分钟，相比前代提升1小时42分钟。 极客湾这次还专门切开了一颗麒麟9050 Pro，用电镜观察其折叠后的内部结构。 一次充电多出一个半小时，是普通用户最直观的体感。太平洋科技芯智讯微博哔哩哔哩
但折叠不是取代光刻的魔法，它的边界和口径差异同样值得看清楚。 先要分清密度口径：每平方毫米2.38亿颗、较上代麒麟9030 Pro提升55%，是全芯片平均晶体管密度；如果只看计算Die内部的逻辑单元，提升幅度约28%。 折叠改变不了单个晶体管的物理极限，与最先进工艺在绝对密度上的差距并没有消失。第二是良率代价：两颗Die键合之后，任一环节出问题都可能拖累封装良率，混合键合的精度是这条路线的命门。第三是发热："逻辑堆叠会不会过热"是公开出现的疑问，华为已在后续韬定律论文中回应，有券商分析师对媒体表示，华为在散热和折叠封装设计上处于领先位置。 同时，第一代逻辑折叠的设计并不激进，跨Die垂直互连主要用于计算与缓存的紧密耦合，离"任意逻辑随便折"还有距离。芯智讯36氪
看懂这条路线不必背参数，盯三个信号就够了。 华为半导体业务负责人徐松余在交流会上承认，探索初期充满不确定——业界从来没有人做过，连工具和方案都没有；如今下一代麒麟芯片已经进入测试阶段、各项指标符合预期。路线图上能看清的是：当前混合键合间距为1.5微米，华为计划在2027年推进至1微米，并探索更多层的逻辑折叠。 接下来要看的，就是间距能否如期缩小、多层折叠会不会落地、麒麟与同期先进工艺旗舰的能效差距是否继续收窄。能兑现，"时间缩微"这条绕开制程限制的路就走通了；兑现不了，麒麟9050更像一代工程成果，而不是新范式的起点。海峰看科技
