华为“韬”定律，不是新摩尔定律，而是一份后摩尔时代的工程宣言

5 月 25 日，华为半导体业务负责人何庭波在 ChinaXiv 发布《A Time Scaling Theory for Multi-Layer Electronic Systems》，并在 ISCAS 2026 上以“半导体新路径探索与实践”为题发表演讲。论文提出“韬（τ）定律”：未来半导体和电子系统的进步，不应继续只用“几纳米”衡量，而应把时间常数 τ 作为跨越器件、电路、芯片、系统的统一优化目标。

这句话听起来像概念包装，但它背后有一个真实问题：摩尔定律最舒服的时代已经过去了。

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图1：韬定律证据分层图

过去的芯片进步，很大程度上靠晶体管变小。晶体管更小，线更短，频率更高，单位成本更低，系统也就更快。现在麻烦来了：先进节点越来越贵，EUV 折旧、设计规则复杂度、互连寄生效应、功耗墙和数据搬运成本一起压上来。继续缩小晶体管当然还有价值，但它已经不再像过去那样自动带来“更快、更省、更便宜”。

所以，韬定律真正想换的不是一个口号，而是一把尺子：从“缩空间”转向“省时间”。

核心结论

第一，韬定律不是凭空发明一套物理定律。它更像一套后摩尔时代的系统工程框架，把半导体行业早已面对的几个问题统一起来：互连越来越重要，存储越来越贴近计算，封装从配角变主角，AI 集群的瓶颈从单芯片算力转向数据移动和系统协同。

第二，论文里最有价值的部分不是“命名了 τ”，而是华为把自己的技术路线公开成了一个相对完整的路线图：移动 SoC 侧是 LogicFolding，AI 系统侧是 Unified Bus、Hi-ONE 光 I/O 和 3D Folding。

第三，当前公开证据还不足以把它称为“新摩尔定律”。ChinaXiv 预印本、ISCAS 演讲、官方和媒体报道可以坐实“华为提出了这套路标”；但 Kirin 2026 的具体性能、Hi-ONE 的系统收益、2031 年达到 1.4nm 等效密度、2035 年 AI 硬件集成度增长 100 倍，这些仍主要来自华为单方披露，需要后续芯片拆解、跑分、工艺分析、供应链证据和第三方论文来验证。

第四，社区里已经出现一种过度解读：把韬定律说成“绕开 EUV，7nm 做出 1.4nm”。这个说法太粗糙。更准确的说法是：华为试图通过三维集成、先进封装、互连重构和系统级协同，在不能稳定获得最先进光刻设备的约束下，继续压缩端到端时间和提升有效密度。它不是让落后节点神奇变成先进节点，而是把竞争从单一制程节点转移到系统工程。

先把事实层说清楚

ChinaXiv 页面显示，这篇论文标题为《A Time Scaling Theory for Multi-Layer Electronic Systems》，作者 Tingbo He，作者单位 Huawei，提交时间为 2026 年 5 月 25 日 09:56:20，状态为“已被会议呈现”，并给出 DOI:10.12074/202605.00224 和 CSTR:32003.36.ChinaXiv.202605.00224。

论文摘要中有三个关键主张：

一是摩尔几何缩放不再提供历史上的收益。先进设计预算超过十亿美元，最先进节点的单位晶体管成本不再持续下降。

二是提出 τ scaling：把时间本身，而不是晶体管面积，作为主要进步指标。τ 覆盖从晶体管开关到数据中心工作负载的十二个数量级。

三是给出两个案例：移动 SoC 中的 LogicFolding，以及 AI 系统中的 Unified Bus、Hi-ONE 光 I/O 和 3D Folding。

媒体层面，IT之家、与非网、EET China、观察者网、腾讯新闻、Global Times、Economic Times、CNBC TV18 等都在当天跟进。英文报道普遍把它放在“美国限制先进光刻设备后，华为寻找新芯片路径”的语境下。中文社区则更容易把它理解成“华为找到了绕开制程封锁的新路”。

这两个角度都抓住了一部分，但都不完整。它既是技术路线，也是产业叙事；既有工程价值，也有战略表达。

τ 到底是什么：把“快”拆到每一层

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图2：τ 缩放的四层结构

论文里的 τ 可以理解为某一层完成关键动作所需的特征时间。晶体管层看开关延迟，电路层看 RC 传播延迟，芯片层看计算和存储访问延迟，系统层看端到端通信和同步时间。

这个框架并不神秘。用户真正感知到的“芯片变快”，从来不是因为纳米数字本身变小，而是因为数据和信号更快完成了关键路径。过去几何缩放能同时带来面积、频率、成本和功耗红利，所以行业习惯把“几纳米”当作进步的代名词。现在几何缩放红利下降，时间这个结果指标就被重新抬到台前。

韬定律的表达方式，有点像给整个计算堆栈重新开会：

工艺工程师不能只说晶体管更密了，还要说明局部互连的寄生 R/C 有没有压下来。

电路设计师不能只说时序过了，还要说明关键路径是否被重新组织。

架构师不能只说 TOPS 更高，还要说明数据搬运有没有少等。

系统工程师不能只说网络带宽更大，还要说明端到端同步时间有没有真正下降。

这就是它有价值的地方：它把不同团队的优化目标翻译成同一种单位。

LogicFolding：不是“叠芯片”这么简单

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图3：LogicFolding 的核心机制示意

论文第一个重点案例是移动 SoC。华为称，在 Kirin 2026 上，LogicFolding 让晶体管密度从 155 MTr/mm² 提升到 238 MTr/mm²，性能核心能效提升 41%，最高频率提升接近 13%，SRAM 工作频率提升超过 40%。论文还披露，Kirin 2026 的混合键合间距达到 1.5 微米，折叠主要选择性应用在关键路径上，而不是全芯片无差别折叠。

这里最容易被误读。

LogicFolding 不是简单把两颗芯片摞起来，也不是传统意义上的 chiplet 拼接。它的野心更大：把数字、模拟、存储电路分布到垂直堆叠的有源层中，让设计工具把上下层当成一个连续布局基底，在单元粒度上优化关键路径。

为什么这重要？因为先进芯片里，很多时候慢的不是晶体管本身，而是线。晶体管继续缩小后，局部互连、长线、时钟树、存储访问路径变成越来越重的瓶颈。LogicFolding 的基本逻辑就是把平面里的长线折到垂直方向，用更短的路径换更低 RC、更小偏斜、更高频率或更低能耗。

这条路线和整个行业的先进封装、3D IC、混合键合趋势是一致的。Synopsys、imec、台积电、英特尔、三星等产业链玩家都在不同方向推进 2.5D/3D 集成、背面供电、混合键合、chiplet 和存储近计算。华为的特殊之处，是把它上升为“制程受限条件下继续推进 PPA 的主路线”，并把移动 SoC 作为第一类验证场景。

但难点也很硬。

真正的 LogicFolding 要求 EDA 工具从二维思维切到三维思维。跨晶圆路径要做时序收敛，垂直互连寄生参数要进入签核，TSV 的 KOZ 排除区会吃掉单元区域，不同晶圆之间的阈值电压、驱动电流、互连 RC 偏差也会放大良率和时序风险。论文自己也承认，工具链、晶圆间工艺偏差、垂直互连开销和能源问题都是开放挑战。

所以，LogicFolding 如果成功，会很重要；但它不是一条轻松路线。

AI 系统：真正的战场是数据移动

论文第二个重点是 AI 系统。它的判断是：AI 数据中心的核心矛盾正在从“单颗芯片算得不够快”，转向“数据搬得太慢、太贵、太耗能”。

这个判断不夸张。Hennessy 和 Patterson 在“计算架构新黄金时代”里已经强调，通用单核性能增长放缓后，领域专用架构和全栈优化重新变得关键。Mark Horowitz 在 ISSCC 的“Computing's energy problem”中也早就指出，数据搬运能耗常常比计算本身更值得警惕。AI 时代只是把这个问题放大了。

华为给出的系统方案分三层。

第一层是 Unified Bus。论文称它用单一协议替代 PCIe、NVLink 或专有互连、以太网/InfiniBand、软件远程内存访问等多层协议栈，把数据移动简化为内存语义上的点对点传输。论文给出的目标是，把远程访问延迟从常见的数十微秒降到约 100 纳秒，主导通信轴上的系统 τ 降低约 500 倍。

第二层是 Hi-ONE 光 I/O。论文称每个模块可提供 8 Tb/s 带宽，把 SerDes 传输距离从约 100 cm 缩短到约 5 cm，并把面板到面板传输距离从不足 1 米扩展到 100 米。它背后的判断很直接：多 Tb/s 级别的 AI 芯片互连继续依赖铜线会越来越吃力，光互连必须更贴近封装。

第三层是 3D Folding。论文用一个很重要的几何问题解释 2.5D 封装的瓶颈：计算能力随芯片面积按 N² 增长，但内存带宽、互连和供电往往受封装边缘约束，只能按周长 N 增长。3D Folding 试图把供电、高速内存和光 I/O 从边缘迁移到表面，让这些资源也能更接近 N² 的增长方式。

这组论证的技术方向是合理的。问题仍在验证：UB 是否真能在大规模 AI 集群里稳定交付 100ns 级远程访问？Hi-ONE 的误码率、功耗、成本、封装热管理能否在真实数据中心条件下成立？3D Folding 的散热、良率、维修和经济性如何处理？这些不是发布会能回答的问题。

路线图很激进，读的时候要分层

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图4：论文披露的关键路线图

论文和媒体报道中最吸引眼球的是路线图：

Kirin 2026 将引入 LogicFolding，性能核心频率 3.1GHz，并进入硅验证阶段。

Kirin 2027 预计 3.39GHz，Kirin 2028 预计 3.71GHz，Kirin 2029 性能核心频率突破 4GHz。

Ascend 950 和后续 Ascend 990 会先采用 chiplet、2.5D 扇出、微凸点和标准间距混合键合等成熟组合；到 2030 年前后，Ascend 990 将把 LogicFolding 引入 AI 加速器。

到 2031 年，基于韬定律的高端芯片晶体管密度预计达到 1.4nm 制程同等水平。

到 2035 年，AI 硬件集成度预计增长 100 倍以上。

这些数字可以写进文章，但不能当成已验证事实。它们更适合作为“可观察里程碑”：未来几年只要看 Kirin 2026 的真实性能、功耗、面积、拆解结构和制造良率，就能判断第一阶段是否站得住。

更要小心“1.4nm 等效”这个表述。等效密度不等于等效制程，也不等于同等能效、良率、成本、晶体管性能和设计生态。先进节点的价值不只是密度，还包括器件性能、功耗、库、EDA、IP、SRAM、良率和供应链成熟度。把“等效密度”简化成“7nm 变 1.4nm”，会误导读者。

社区和专业论坛怎么看

这次社区反应很有意思。

中文主流科技媒体的叙事比较一致：韬定律是华为在后摩尔时代提出的新路线，强调 LogicFolding、1.4nm 等效密度、今年秋季新麒麟芯片、AI 系统互连等关键词。

与非网的解读相对偏工程科普，重点解释了 τ scaling、LogicFolding、互连 RC、AI 数据移动这些概念，比较适合作为普通读者入门。

EETOP 这类半导体社区快速转载全文，说明这件事已经进入工程圈讨论视野。但截至Codex查证时，公开可读的高质量深帖还不多，大多仍停留在转载、概念解读和路线图复述。

雪球、知乎和部分短帖的情绪更明显：很多人把它放进“国产芯片绕开封锁”的叙事里。这能理解，但也最容易过热。韬定律不是一张“免 EUV 通行证”。它更像是在先进光刻受限时，把更多工程复杂度转移到封装、互连、EDA、系统架构和软硬协同上。

英文侧目前更多是 Reuters/Global Times/Economic Times/CNBC TV18 这类新闻报道，核心框架是“华为在美国制裁下提出替代 Moore's Law 的路径”。Codex专门查了 Reddit、SemiWiki、ServeTheHome 等英文社区和专业论坛，暂时没有看到足够成体系的高质量技术讨论。这个空白本身也说明：它今天还处在“发布和传播”阶段，距离被国际工程社区充分审视还有一段距离。

Codex对这篇论文的判断

如果把韬定律当成科学定律，它现在还不够格。一个“定律”需要更清晰的可测量定义、更广泛的独立复现、更稳定的预测能力，以及跨公司、跨工艺、跨产品的反复验证。今天的韬定律更像华为提出的一套工程方法论和产业路线图。

但如果把它当成路线宣言，它是严肃的。

原因很简单：它抓住了后摩尔时代最核心的几个矛盾。

第一，先进节点成本越来越高，单位晶体管成本不再自动下降。

第二，互连、封装、存储、数据移动正在吞掉越来越多系统收益。

第三，AI 和移动 SoC 的竞争都不再是单点工艺竞赛，而是跨层协同竞赛。

第四，在地缘限制下，华为不可能只等下一代 EUV，它必须把封装、系统、EDA 和架构推到更前面。

所以，这篇论文值得重视，但要用正确姿势重视。它不是“华为已经解决先进制程问题”，也不是“营销词汇没有价值”。更准确的判断是：

华为正在把先进制程受限带来的压力，转化为一套以时间压缩为核心的系统工程路线。它的方向与全球半导体产业趋势一致，但它披露的关键性能数字仍缺少第三方验证。未来两三年，Kirin 2026、后续麒麟路线、昇腾互连和封装进展，会决定“韬定律”到底只是一个漂亮命名，还是能变成真正的产业坐标。

读者真正该关注什么

普通读者不用纠结 τ 的公式。看三个问题就够了。

第一，Kirin 2026 是否真的能在同一器件节点下交付论文声称的频率、能效和密度提升。

第二，LogicFolding 是否会从局部关键路径折叠，扩展到更大规模的多层有源集成，同时保持良率和成本可控。

第三，AI 系统侧的 Unified Bus、Hi-ONE 和 3D Folding 是否能在真实集群里降低端到端训练/推理成本，而不是只在局部链路上漂亮。

如果这三件事逐步兑现，韬定律就不是概念。它会变成中国半导体在后摩尔时代参与竞争的一条硬路线。

如果这三件事兑现不了，它也不是完全没意义。至少它把行业该讨论的问题摆到了桌面上：未来芯片进步，不能只问几纳米，还要问数据少等了多少时间。

验证口径

本文整体采用 B/C 级验证。

B 级部分：ChinaXiv 预印本元信息、DOI/CSTR、论文正文、公开媒体报道、ISCAS 演讲信息、半导体行业关于摩尔定律放缓、Dennard 缩放失效、先进节点成本上升、3D 集成和互连瓶颈的背景材料。

C 级部分：Kirin 2026 实测收益、Unified Bus 100ns、Hi-ONE 8Tb/s、2031 年 1.4nm 等效密度、2035 年 AI 硬件集成度 100 倍。这些目前主要来自华为论文和发布口径，还需要后续独立验证。

主要参考资料

1. Tingbo He, A Time Scaling Theory for Multi-Layer Electronic Systems, ChinaXiv:202605.00224, DOI:10.12074/202605.00224, 2026-05-25.

2. ChinaXiv 论文页面：A Time Scaling Theory for Multi-Layer Electronic Systems，提交时间 2026-05-25 09:56:20，状态“已被会议呈现”。

3. IT之家：《华为详解“逻辑折叠”等核心技术，多层级协同优化体系贯穿器件、电路、芯片到系统层面》，2026-05-25。

4. 与非网：《速读华为何庭波“时间缩放”论文，“韬”定律到底想说什么？》，2026-05-25。

5. Global Times: Huawei unveils new semiconductor law, charting fresh path for industry development, 2026-05-25.

6. Economic Times: Huawei proposes new path for chip development amid US sanctions, 2026-05-25.

7. Gordon E. Moore, Cramming more components onto integrated circuits, Electronics, 1965.

8. Robert H. Dennard et al., Design of ion-implanted MOSFETs with very small physical dimensions, IEEE Journal of Solid-State Circuits, 1974.

9. John L. Hennessy and David A. Patterson, A New Golden Age for Computer Architecture, Communications of the ACM, 2019.

10. Mark Horowitz, Computing's energy problem and what we can do about it, ISSCC, 2014.

11. IEEE IRDS Roadmap, 2024 edition.

12. Semiconductor Engineering: Big Trouble At 3nm，关于 3nm 技术和成本挑战的产业分析。