长电科技：AI时代，封装终于不再只是“最后一道工序”

芯片封装，为什么突然变成了AI的关键环节？

平时聊半导体，大家张口就是光刻机、3nm制程、英伟达的GPU。芯片设计谁最强、先进制程谁突破了、HBM谁能做——这些话题热度一直很高。

但有一个环节，过去长期被放在后面，最近两年却因为AI被推到了台前：封装测试。

简单解释一下封装是干什么的。芯片从晶圆厂出来的时候，是一整片圆形的硅片，上面密密麻麻全是芯片。封装厂要做的是：把晶圆切成一颗颗独立的芯片，给每颗芯片加上外壳、引脚和散热结构，再挨个测试性能，坏的挑出来，好的出厂。这就是我们平时在电路板上看到的那种黑色小方块，背后就是封装工艺。

传统封装的技术门槛确实不算高，拼的是成本和产能。但AI把这件事彻底改变了。

Chiplet改变了什么

过去提高芯片性能，最直接的办法是把晶体管做得更小，7nm、5nm、3nm一路往前走。但越往下走，成本越贵，芯片面积越大，良率压力也越高。

于是行业换了个思路：一颗大芯片不一定全部做在一起，可以拆成几块，再通过先进封装重新拼起来。这就是Chiplet。

CPU一块、GPU一块、I/O一块、HBM放在旁边，最后通过2.5D、3D封装和高速互连，把它们组合成一个完整系统。封装不再只是“把芯片包起来”，它开始参与整个系统的性能表现。

这也是为什么全球AI芯片产能紧张的时候，瓶颈往往不在晶圆制造本身，而在先进封装产能跟不上。

关于HBM，有个常见误解

提到AI芯片，HBM（高带宽内存）是绕不开的关键词。HBM本质上还是DRAM，通过TSV和堆叠技术，把多个DRAM芯片做成高带宽存储，再和GPU靠得非常近。

但需要注意的是，封测厂并不是HBM存储颗粒的制造方。封测厂受益的是整个高端存储封装复杂度的提升。

以长电科技为例（这里只是作为行业案例来说明技术趋势，不构成任何关注建议），其存储封测已经覆盖DRAM、NAND Flash等产品，具备32层堆叠、Hybrid异构堆叠、25μm超薄芯片加工能力。传统NAND封装可能就是几层芯片叠起来，现在要做到32层，芯片越来越薄，堆叠越来越高，可靠性、翘曲控制、散热、测试难度全部上升。

技术难度一上去，封装厂赚的就不再只是简单的“加工费”，客户实际上是在为良率和工程能力买单。

封装设备正在变得更重要

这个趋势不只是一家公司的事。SEMI今年7月上调了行业预测：2026年全球半导体制造设备销售额预计达到1659亿美元，其中封装设备预计增长9.6%，测试设备预计增长31%。

半导体设备分为很多类型——光刻机、刻蚀机、薄膜沉积设备、封装设备、测试设备等等。封装和测试设备增速的抬升，反映的正是芯片复杂度提升对后道环节提出的新要求。

再往产业链上游看，AI景气传导的路径很清晰：晶圆厂扩产、存储厂扩产、封装厂升级、测试设备升级、材料跟着升级。一整条产业链的技术门槛在同步提高。

一个值得了解的产业方向：CPO

CPO，全称光电共封装，是另一个正在升温的方向。

背景是这样的：AI集群规模越来越大之后，芯片之间需要传输的数据量极其惊人。铜线跑得越快、距离越长，功耗和信号损耗就越麻烦。于是行业开始把光通信往交换芯片或计算芯片旁边搬。

这个方向目前还在早期阶段，部分封测企业已经完成硅光引擎的客户样品交付和验证。但从样品到验证、从验证到设计导入、再到大规模量产，中间还有相当长的路要走。现在就说谁是“CPO龙头”，为时过早。

为什么这个变化值得关注

如果用一个场景来理解：十年前的封装解决的是“怎么把芯片装起来”，现在封装开始解决的是“怎么让CPU、GPU、HBM、Chiplet、光互连一起跑得更快”。

这个转变，是整个半导体后道行业的定位升级。

从消费电子的角度看，这个变化传导到终端还需要时间，但它会影响未来几年AI芯片的性能上限和成本结构。对于关注数码、硬件、半导体产业的值友来说，封装这个过去被忽略的环节，正在变得比想象中更重要。

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