传统DRAM工艺逼近物理极限，缩放之路难以为继。SK海力士提出了一套系统性的解决方案，通过垂直栅晶体管和PUC架构，将DRAM引向“类3D化”的新阶段，为sub-10nm时代提供了清晰且经过验证的技术路径，对行业未来走向具有深远影响。
智能速览
传统2D DRAM在sub-10nm节点面临系统性失效，无法兼顾密度与可靠性。
海力士方案核心是4F²单元与垂直栅晶体管，用高度换平面空间。
PUC架构将外围电路置于存储单元下方，显著提升芯片面积利用率。
融合键合技术被提升为核心制程，确保了Cell与Peri晶圆的稳定互连。
电学数据证明该方案已具备量产潜力，而非停留在理论阶段。
DRAM的未来演进方向正从平面缩放转向类似逻辑芯片的3D集成。
精华内容
当DRAM在10nm以下撞墙，继续“画细线”已无出路。海力士给出的答案是重构物理维度，从平面走向立体，这套组合拳究竟是如何实现的？
极限困境
DRAM工艺进入sub-10nm节点后，传统平面缩放路线正遭遇系统性失效。具体表现为：字线（WL）间距持续缩小，导致Row Hammer效应显著恶化，刷新时间被迫拉长；位线（BL）与存储节点接触（SNC）的距离过于逼近，使得工艺窗口急剧收窄；存储单元的开路容限快速下降，而外部电阻却持续上升。这些问题相互交织，导致单纯依靠缩小线宽已无法同时满足密度、可靠性与良率的要求。
垂直栅破局
为突破平面限制，SK海力士引入了垂直栅晶体管结构。其核心是采用一根垂直的硅柱作为晶体管沟道，并在垂直方向上构建出主栅与背栅的双栅结构。这一设计将原本在二维平面内竞争空间的结构，成功拓展至Z轴方向。通过利用“高度”换取“平面自由度”，垂直栅结构被论文定义为突破sub-10nm DRAM缩放限制的基础单元，是实现DRAM三维化的关键一步。
PUC架构增效
仅有垂直栅还不够，海力士同步推出了PUC（Peri-Under-Cell）架构。其核心思路是将原本占用大量平面面积的外围电路，放置到存储单元阵列的下方。与传统的Peri-on-Cell（外围电路上置）方案相比，PUC架构直接带来了两大优势：一是存储单元区域的比特密度得到显著提升，二是芯片的整体面积利用率更高。该架构为DRAM的“类3D化”奠定了坚实的结构基础。
键合技术升级
报告中一个易被忽视的关键点是融合键合技术的应用。SK海力士并未将其视为封装环节，而是作为DRAM制程的核心步骤。具体操作是，Cell晶圆与Peri晶圆分别完成关键结构后，通过融合键合实现电学互连。通过对压合力、夹持、弯曲时间等参数进行系统性优化，键合后的覆盖误差显著降低，互连电阻与一致性可控，外围晶体管的电学性能也保持了稳定。
数据证可行性
论文给出的电学验证结果，释放了该技术已走出实验室的明确信号。垂直栅单元表现出良好的可控性，其背栅偏置可有效调控阈值电压，亚阈值摆幅约为73 mV/dec，且阈值电压均匀性优于传统2D DRAM。存储能力并未因三维化而打折，单元电容与2D DRAM等效。通过结深与掺杂工程优化，单元的关态漏电与栅致漏电流（GIDL）也得到了显著改善。
海力士的方案标志着DRAM发展思路的根本性转变：从线宽的极致追求，转向三维结构的系统重构。这不仅为sub-10nm DRAM的延续铺平了道路，更预示着存储芯片将与逻辑芯片一样，迈入一个全新的3D集成时代，未来的想象空间已被打开。
