在堆叠L3之后，AMD又开始研究把L2缓存也叠起来

AMD近日发表题为《Balanced Latency Stacked Cache》的研究论文，专利申请号US20260003794A1。文中披露了一种“平衡延迟堆叠缓存”技术：把第一片缓存晶圆与至少第二片缓存晶圆垂直堆叠，形成L2级片上缓存新架构。

AMD现有的3D V-Cache就是在核心计算芯粒（CCD）的上方或下方再堆一层L3缓存。第一代把V-Cache放在Zen计算芯粒顶部，第二代则把缓存层挪到了计算芯粒下方。两种做法本质相同：都是多盖一层“缓存楼”。

从消费级Ryzen到顶级数据中心EPYC，AMD的3D V-Cache（X3D）方案已遍地开花。不过AMD并未止步于L3，最新专利显示，他们下一步打算把L2也叠起来。

在堆叠式L2缓存的设计示例里，AMD画出了一个三层结构：最下层是基板（base die）；中间层同时放一颗计算芯粒（compute die）和一颗缓存芯粒（cache die）；顶层再叠一颗计算芯粒+缓存芯粒。

每颗缓存芯粒被切成4块512 KB区域，合计2 MB L2，并带独立的缓存控制电路（CCC）。按专利里的框图，这个L2缓存复合体还能继续扩容，最多可做到4 MB。

该堆叠方案沿用3D V-Cache的相同原理：通过硅通孔（TSV）将L2/L3缓存堆叠固定到基板与计算复合体上，TSV垂直布置于堆叠缓存系统（包含第一缓存晶圆与第二缓存晶圆）的中心。缓存控制电路（CCC）负责数据输入与输出。

论文中，AMD以平面1 MB L2和2 MB L2缓存配置为例指出：平面1 MB L2M缓存的典型延迟为14周期，而堆叠1 MB L2M缓存的延迟仅12周期。这表明堆叠L2缓存不仅可提供更大容量，还能在周期延迟上达到甚至优于传统平面方案的水平。

不仅仅是延迟更低，AMD还指出堆叠式L2缓存能额外省电。距离真正在芯片上看到它还需时日，但参照已被广泛采用的堆叠L3 3D V-Cache，有充分理由相信AMD未来会在CPU乃至GPU上同样引入这一技术。只是最终如何落地，仍有待观察。