AMD首次公开展示Venice系列CPU与MI400加速器，通过先进的封装设计和核心数量的飞跃，展现了其构建兆兆级AI计算基础设施的雄心与技术实力，为未来高性能计算提供了新的视角。
智能速览
Venice处理器首次采用双I/O芯片设计，核心数飙升至256个。
MI400加速器集成12颗HBM4显存，采用2nm与3nm混合芯片堆叠。
Helios AI机架整合最新芯片，单机架性能可达2.9 exaflops。
AMD发布Venice-X，或将成为首款支持3GB L3缓存的256核处理器。
AMD公布GPU新路线图，目标四年内实现AI性能千倍提升。
精华内容
AMD在CES上展示的不仅是新芯片，更是其对未来Yottascale计算的宏伟蓝图和实现路径。
Venice架构革新
Venice处理器最显著的变化在于其封装架构，AMD摒弃了自EPYC Rome以来的有机基板方案，转而采用类似Strix Halo的先进封装技术。该芯片包含8个CCD，每个CCD集成32个Zen 6核心，使得单颗芯片核心数达到256个。
测量显示，每个CCD的硅面积约为165平方毫米，其中每个Zen 6核心连同4MB L3缓存占据约5平方毫米，这一数值与上代Zen 5核心相近，表明制程效率保持稳定。另一大革新是配备了两个I/O芯片，总面积超过700平方毫米，远超前代，为更高带宽和更多连接提供了硬件基础。
MI400加速器解析
MI400系列加速器，特别是MI455X，展现了极其复杂的设计。其封装尺寸巨大，集成了12颗HBM4显存和“12颗2纳米和3纳米制程的计算与I/O芯片”。它包含两个基础芯片，并额外增加了两颗封装外I/O芯片，负责处理PCIe和UALink等接口。
通过面积推算，两个基础芯片总面积约747平方毫米，封装外I/O芯片约220平方毫米。尽管无法精确测量，但推测内部集成了8个计算芯片，每个计算芯片的面积在140至160平方毫米之间，共同构成了强大的计算矩阵。
Helios系统整合
将这些强大芯片整合在一起的是AMD的Helios AI Rack平台。这是一个基于OCP标准设计的庞然大物，重达7000磅。每个液冷托架搭载了四颗MI455X GPU、一颗Venice CPU以及Pensando网络芯片，实现了组件间的协同优化。
苏姿丰介绍，单个Helios机架可提供高达2.9 exaflops的算力，集成了超过18,000个CDNA5计算单元和4,600个Zen 6核心。系统配备31TB的HBM4内存，纵向扩展带宽高达260 TB/s，确保了数据在机架内部的极速流动，为大规模AI训练和推理提供了坚实基础。
未来产品路线图
除了已发布的产品，AMD还公布了未来的产品规划。Venice-X作为Venice的V-Cache版本备受关注，如果推出256核版本，它将成为首款支持V-Cache的高核心数CCD，整个芯片的L3缓存总量可达惊人的3GB，对数据密集型应用意义非凡。
此外，MI400系列新增了MI440X型号，而更远期的MI500系列GPU将基于下一代CDNA 6架构，采用2nm工艺和HBM4E内存，计划于2027年上市，目标是四年内实现AI性能的1000倍提升。
AMD通过Venice和MI400展示了其在CPU和GPU领域协同创新的决心，挑战英伟达的格局已初现。面对快速演进的AI计算需求，这样的全栈式解决方案能否重塑市场格局？
