AMD发布首份Zen 6官方文档：将在2nm工艺节点上彻底推倒重来

AMD发布了题为《AMD Family 1Ah Model 50h-57h处理器性能监控计数器》的文档，通过性能监控接口首次披露了大量Zen 6架构细节，涵盖数据中心版EPYC“Venice”处理器。事实证明，Zen 6并非Zen 5的简单演进，而是一次“推倒重来”的全新设计，理念大相径庭。

AMD此前对Zen 6仅泛泛谈及“最多256核心”“采用台积电2nm级工艺”。在文档中则明确指出：Zen 6微架构不再是Zen 4/5的增量升级，而是刻意做宽的“吞吐取向”设计，配备8-slot派遣引擎，并继续支持同步多线程（SMT）。

在这一架构下，两条硬件线程动态竞争共享的派遣槽位，因此同频情况下，Zen 6的单线程性能未必能赶上苹果9-slot（或更宽）核心。但在特定场景下，这种“宽派遣＋SMT仲裁”的设计有望带来极高吞吐。文档还新增了“空闲派遣槽”“后端阻塞”“线程选择失败”等专用计数器，进一步证实AMD在Zen 6上押注的就是“宽发射＋多线程竞争”这条路。

Zen 6还大幅提升了AMD对向量与浮点执行单元的监控粒度，凸显该架构对“高密度数学”负载的重视。据该文档，Zen 6支持全宽AVX-512，覆盖FP64、FP32、FP16、BF16等数据格式，可执行FMA/MAC运算，并能在向量管道中混合浮点与整数操作（含VNNI 类、AES、SHA等指令）。此外，其512-bit持续吞吐高到必须把多条性能计数器合并，才能测准实际带宽。这未必意味着Zen 6就是AVX-512性能冠军，但至少表明它每周期能退休的向量工作量，已让旧有计数手段“爆表”。

总体而言，Zen 6的一系列“性能导向”特性表明，它是AMD首款完全为数据中心场景从头设计的微架构。最终哪些功能会下放到消费级、表现如何，仍需观察；但就眼前信息来看，Zen 6处理器将是不折不扣的“算力怪兽”。