黄仁勋笑麻了！台积电宣布重大进展：CoWoS良率已达99%

在刚结束OCP APAC亚太峰会上，台积电先进封装技术暨服务副总经理何军对外披露了CoWoS先进封装的最新量产进展与技术路线图。

他透露，目前台积电5.5倍光罩尺寸的CoWoS工艺已进入大规模量产阶段，配套多款头部AI客户的芯片产品，整体良率稳定超过98%，部分产品达到99%。

按照台积电每年推出一代封装新技术的节奏，到2029 年，CoWoS的封装规格将推进到14倍光罩尺寸。

产能方面，过去三年台积电CoWoS产能几乎每年翻倍，目前已建成10座先进封装厂，先进封装业务对公司营收和利润的贡献持续提升。

这条消息对英伟达来说直接相关。作为台积电CoWoS的最大客户，NVIDIA高端AI芯片几乎全部依赖这套封装方案，黄仁勋更是将CoWoS视作AI算力扩张的核心环节。

CoWoS的良率和产能，直接决定了新一代NVIDIA AI芯片的出货节奏。

黄仁勋此前就明确表态，经过两年全力扩产，CoWoS的产能瓶颈已经明显缓解。此前供给缺口大约在20%，如今已经收窄至10%左右。

在他看来，台积电将CoWoS 产能扩张与逻辑芯片产能同步推进，形成的 “生态厚度”，是NVIDIA护城河的重要组成部分。

黄仁勋当成宝，CoWoS到底是什么？

可能不少读者经常听到CoWoS，但对它的概念还是有点模糊。

CoWoS全称Chip-on-Wafer-on-Substrate（芯片在晶圆上再连接到基板的技术），是台积电研发的2.5D先进封装技术，也是当前高端AI芯片的标配方案。

传统芯片是一颗独立的裸片，计算、缓存都做在同一块芯片上。但AI芯片需要极高的内存带宽，而单颗芯片的物理面积受光刻光罩限制，无法无限做大。

CoWoS的解决思路，是在一块硅中介层上，将多颗计算芯粒、高带宽内存（HBM）并排拼接，通过中介层里的高密度互连线打通数据通道。

这种方式既突破了单颗芯片的尺寸上限，又能实现远高于传统封装的数据传输带宽与能效。在黄仁勋提出的 AI“五层蛋糕” 理论里，封装正是连接芯片制造与系统集成的核心环节。

目前台积电超过70%的CoWoS产能都供给NVIDIA，支撑Blackwell、Vera Rubin等新一代架构AI芯片的量产。

其实，CoWoS的名字其实就揭示了它的两步制造流程，简单理解就是“先装芯片，再装基板”。

第一步是Chip-on-Wafer（CoW），先把逻辑芯片（如GPU）和高带宽内存（HBM）并排安装在一块硅中介层上，利用硅中介层里的微细线路让它们之间能高速通信。

第二步是Wafer-on-Substrate（WoS），再把上面装好芯片的硅中介层整体连接到更大的有机基板上，最后再把这个基板连到电脑的主板上。

这种结构的核心在于中间的硅中介层，它像一座桥梁，让不同功能的芯片能像在同一块大芯片上一样工作，解决了传统封装带宽不够、延迟高的问题。

目前CoWoS技术几乎垄断了高端AI芯片的封装市场，广泛应用于AI、高性能计算（HPC）及数据中心领域。代表产品有NVIDIA的H100、H200、Blackwell系列，以及AMD的MI300系列等高端AI训练芯片均采用此技术。

当下，台积电正在持续扩大CoWoS产能，预计2026年底月产能将向14万片晶圆当量扩充（即按面积比例换算成标准口径，行业惯例多为8英寸）。

随着技术进步，CoWoS本身也在不断进化。其内部版本迭代如下：

CoWoS-S：使用完整硅中介层，性能最好但成本最高，是NVIDIA H100等AI芯片的首选。

CoWoS-R：用重布线层（RDL）替代部分硅中介层，成本更低，适合对价格敏感的应用。

CoWoS-L：结合局部硅桥和RDL，支持更多内存堆叠，成本介于两者之间。

另外CoWoS和同类型封装技术相比，也有各自特点和适用场景：

vsInFO：InFO是扇出型封装，更薄且成本低，但互连密度不如CoWoS，适合手机处理器等。

vs SolC：SolC是真正的3D堆叠（芯片垂直叠放），CoWoS主要是2.5D（芯片并排），两者常结合使用。

vs CoPoS：CoPoS是新兴技术，用方形面板替代圆形晶圆，可进一步降低成本和提高面积利用率，预计2028年后可能部分分担CoWoS的任务，但短期内CoWoS仍是主力。

为什么用 “几倍光罩” 衡量封装大小？

行业里描述先进封装的规模，习惯用 “X倍光罩” 作为单位。这是啥意思呢？

光罩（photomask），标准名称为“掩模版”，是芯片光刻制造的核心部件，相当于集成电路的高精度图形底片或者母版。物理形态一块特制的石英玻璃板，表面用铬等遮光材料刻好了设计完成的集成电路图案。

光刻工序中，光刻机发出的光线穿过（DUV工艺）或反射（EUV工艺）光罩，将电路图案缩小投影到涂有光刻胶的晶圆表面，相当于把底片上的图案精准 “洗印” 到晶圆上。

一颗完整芯片需要几十层电路叠加制造，每一层工艺都对应一张专属光罩，它的精度直接决定了芯片的制程水平和最终良率。

单颗芯片的最大物理面积，本质上受限于光刻机单次曝光的有效范围，也就是一张光罩的曝光面积。

而 CoWoS这类先进封装是把多颗芯片拼接成一个更大的整体，因此行业通用 “相当于几倍光罩的面积” 来标注封装规模。

数字越大，封装体越大、集成的芯片越多，工艺复杂度和良率控制的难度也越高。

全技术路线推进：3D堆叠、硅光子、Chiplet同步落地

除了CoWoS这条2.5D封装主线，台积电同时在推进更前沿的SoIC 3D堆叠技术。

何军介绍，SoIC混合键合技术能提供超过50倍的互连密度，以及约5倍的能效提升。去年起，6微米间距的混合键合技术已经进入大规模量产，预计2029年将导入4.5微米间距技术，实现A14制程芯片之间的垂直直接堆叠。

何军还在演讲中提到，AI算力需求的持续增长，正在让先进封装从芯片制造的后道环节，变成产业技术创新的核心领域。

AI应用也从最初的数据中心训练场景，逐步延伸到智能手机、PC、AR/VR、机器人与汽车领域，对性能、功耗、体积和可靠性的需求更加多元，这要求半导体厂商与系统厂商开展更紧密的协同开发。

下一代AI先进封装将以先进逻辑芯片为核心，整合HBM、Chiplet芯粒、SoIC混合键合、主动桥接芯片、集成式电压调节器、电容与硅光子等多项技术。

以往仅承担互连作用的中介层，也将逐步集成运算、供电、光互连等功能，不再只是简单的连接载体。

其中硅光子是下一阶段 AI 封装整合的重点方向之一。何军解释，电子信号适合计算场景，但在高速数据传输中，光子的能效优势更为突出，将光电元件整合到同一封装内，能为系统厂商提供更多架构创新的空间。

Chiplet芯粒架构的价值，并不只是突破单颗芯片的光罩尺寸限制。何军补充，芯粒设计可以将模拟电路与计算模块拆分，不必让所有功能模块都同步采用最先进制程，能够显著降低成本。

同时通过晶粒筛选、配对与算法优化，还能减小制程差异带来的性能波动，提升封装层面的性能一致性，提高晶粒利用率。

封装越大，可靠性要求越苛刻

但封装尺寸持续扩大，也给制造工艺与系统可靠性带来了新的难题。

何军指出，封装内部的逻辑芯片、HBM内存、中介层与基板，热学与机械特性各不相同。集成密度越高，材料间的热膨胀系数差异、应力与翘曲问题就越明显。

AI数据中心大量使用并行计算单元，要将整体故障率控制在合理范围，单个封装器件的品质标准甚至要高于车规级要求。

更关键的是，只靠芯片与封装层面的认证，已经无法满足下一代 AI 系统的可靠性要求。

何军强调，行业必须加速导入系统技术协同优化（STCO）。他举例，过去曾出现芯片在封装测试阶段表现正常，但安装到不同PCB与系统后，受板级结构、被动元件布局与机械应力的影响，出现晶粒边缘破裂的情况。

这意味着验证范围必须从芯片、封装，延伸到PCB、SMT贴片、散热模块乃至整个系统。

注：2026 OCP APAC Summit是开放运算计划（OCP）在亚太地区举办的年度硬件峰会，于2026年8月11日至12日在台北南港展览馆2馆举行，主题为"Leading the Future of AI”，聚焦AI集群、服务器架构、电力散热、光互联及先进封装等数据中心核心技术 。