“内存墙”依然存在

2026年8月末，斯坦福大学。Hot Chips 2026半导体大会上，美光HBM设计架构研究员拉古·斯里拉马内尼站在台上，说了一段让整个会场安静下来的话。

“内存墙依然存在，且情况还在恶化。”

他给出了两组数字：AI加速器计算性能大约每两年增长3倍。同期，高带宽内存（HBM）的带宽增长还不足每两年2倍。

算力跑得比内存快，而且越来越快。这不是制造问题，是物理规律。

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90%的芯片面积，都给了存储

“内存墙”不是一个抽象概念，它写在芯片的物理布局里。

斯里拉马内尼在演讲中展示了一款最新的封装产品：2颗GPU与8颗12层HBM4堆叠集成。在这个封装里，内存占用的硅芯片面积高达90%。

90%是什么概念？内存面积是GPU的8倍以上。一枚邮票大小的HBM，融合了封装、制程与设计三大尖端技术，却是目前技术跨界整合度最高、最复杂的内存解决方案。

用面积换带宽，代价是巨大的。HBM生产同等容量消耗的晶圆数量是普通DDR5的3倍。技术代际越往前推进，芯片尺寸越大、堆叠层数越多，这一差距还在持续拉大。

从4层堆叠到12层，再到16层，未来还要走向20层——每多叠一层，热力学和机械学的挑战就上升一个量级。

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17%的训练中断，来自HBM故障

“内存墙”不只是理论上的瓶颈，它已经在大规模AI训练中制造了真实的麻烦。

斯里拉马内尼引用了一个惊人的数据：在Meta训练Llama 3大模型的过程中，高达17%的意外中断是由HBM故障引起的。

17%——这意味着每五次训练中断，就有一次是因为内存出了问题。当AI模型的参数规模从千亿级迈向万亿级，数据集持续膨胀，内存的可靠性和扩展性已经成了制约AI发展的核心变量。

美光研究员指出，AI工作负载往往受限于内存传输速度，处理器不得不频繁等待数据送达才能继续运算。即便搭载运算能力再强的芯片，如果数据传输通道狭窄，最终性能也会被通道速度所束缚。

算力在等数据，GPU在等HBM。昂贵的计算单元大部分时间处于“吃不饱”的等待状态。这正是“内存墙”最残酷的现实。

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HBM4来了，但墙还在

美光并非无所作为。

在Hot Chips 2026上，美光推出了迄今为止最快的HBM4解决方案，带宽高达2800GB/s，I/O接口和通道数量均达到前代HBM3E的两倍。

但美光自己也承认，这远远不够。斯里拉马内尼明确表示，HBM的基本架构仍保持不变，各代之间仍是增量式改进。随着每颗DRAM存储密度的增加，每位元的功耗效率反而在下降。

更大的问题是散热。HBM是多层DRAM堆叠结构，发热最严重的底层产生的热量，必须穿透所有堆叠层才能到达顶部的冷却系统。随着数据交互速率不断提高，散热已经成为设计阶段需要优先考量的约束条件。行业已经进入了“先算散热、再搭芯片”的阶段。

HBM4在进步，但内存墙还在变高。

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打破边界

斯里拉马内尼在演讲结尾给出了他的判断：“打破运算单元与内存之间的边界，全新架构设计，将会是翻越内存墙的一条路径。”

这条路，行业内叫“存算一体”。目前业内已经形成了多条技术路线：近存计算通过2.5D、3D堆叠缩短数据传输链路；存内处理在存储单元内部嵌入基础运算模块；计算型存储将处理器直接集成到存储设备中。

2026年8月24日，小米发布了玄戒O100——一颗6nm 3D晶圆级堆叠的AI加速芯片，采用混合键合工艺，实现1.22TB/s超高带宽。同一天，谦合益邦发布了全球首款4层3D DRAM存算一体芯片，将计算单元与存储单元在三维空间中深度融合。

三星也在推进LPDDR5X-PIM，在DRAM内部集成计算单元，减少数据搬运。

但这些都还只是开始。美光研究员说得直白：内存墙的挑战需要内存厂商、GPU设计商、代工厂和封装厂商共同协作才能解决。

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当AI算力以每两年3倍的速度狂奔，而内存带宽以不到2倍的速度爬行时，“内存墙”不仅没有消失，还在越砌越高。

GPU决定AI跑多快，内存决定AI走多远。这条路如果走不通，再强的算力也只能在原地打转。

摩根士丹利此前已经发出过警示：AI产业的核心瓶颈正从“算力墙”转向“存储墙”。算力在跑，内存没跟上——这不是某个公司的技术问题，是整个行业的结构性瓶颈。

而突破这个瓶颈，可能比造出更快的GPU更难。因为“内存墙”不是制造问题，是物理规律问题。

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