SK海力士揭秘其下一代HBM内存的先进封装技术

在Hot Chips 2026大会上，SK 海力士封装工程副总裁Jaesik Lee发表了题为《高带宽存储器的先进封装》的演讲，介绍了该公司计划如何利用先进封装技术来加速其HBM发展路线图。

SK海力士首先介绍了HBM目前的制造方式。HBM结构由3D堆叠结构组成，通过硅通孔（TSV）将多个核心芯片（DRAM IC）连接到基础芯片上。目前HBM的最大高度可达16层，即16-Hi堆叠。

每个rank包含4层，一个16-Hi堆叠包含4个rank。每层有4个通道，这些通道共包含16个bank。HBM和GPU是独立的芯片，但通过2.5D封装方式安装在同一块硅中介层上。每个HBM模块还包含1024个IO，通过硅中介层实现16通道连接。这些连接通过PHY（物理层接口）将HBM堆叠与XPU（处理器/加速器）相连。

HBM作为一种DRAM解决方案之所以重要，是因为它能节省空间、降低功耗并减少运营成本。典型的GDDR6解决方案提供24GB容量和768GB/s带宽，而采用四堆叠的HBM3E解决方案在节省高达一半空间的同时，可提供高达144GB的容量和4TB/s的带宽。

SK海力士目前的路线图将HBM4作为旗舰产品，其DRAM密度最高可达24Gb，容量最高可达36GB，总共2048个IO位，IO速度最高可达8Gbps，带宽可达2048GB/s。

HBM4的封装高度和尺寸都有所增加，并且集成了比HBM3E更多的TSV和微凸点。其结果是：带宽超过2TB/s；功耗降低40%以上；热阻比HBM3E改善14%以上；容量最高可达48GB（12-Hi已投入生产，16-Hi正在认证中）；Z轴高度775微米，封装尺寸12.8×11平方毫米；16,148个基础微凸点；超过2万个TSV。

目前HBM主要有两种封装技术：热压键合+非导电薄膜（TC+NCF），以及大规模回流焊+模塑底部填充（MR+MUF）。TC+NCF对芯片翘曲问题具有更好的抗性，但热阻较高且生产效率较低。MR+MUF具有更高的生产效率和较低的热阻，但更容易受到芯片翘曲的影响，且存在间隙填充方面的不足。

SK海力士还重点介绍了其HBM工艺流程，该流程从晶圆厂到客户系统共包含六个关键阶段：

SK海力士在其HBM封装中集成了四项关键技术，包括：硅通孔（TSV）成型、晶圆减薄、微凸点（μ-Bump）成型、芯片堆叠/底部填充。

SK海力士已在其16层堆叠HBM3E解决方案中采用先进的MR-MUF技术，并引入了两项新技术：翘曲控制（Warpage Control）以及细间距互连与窄间隙填充（Fine Pitch Interconnection & Narrow Gap-fill）。封装总高度增加至775微米，同时芯片厚度缩减至0.9倍，间隙高度缩小至0.5倍，凸点间距缩短至0.9倍。

然而，展望未来，仍有一些关键挑战亟待解决。首先是随着带宽需求激增，HBM功耗不断增加；其次是散热问题以及TSV（硅通孔）面积问题。随着TSV数量的增加，尽管TSV间距尺寸在缩小，但其占用的总面积仍在持续增大。此外，每两代产品带宽接近翻倍，这给现有工艺和封装技术带来了2.2倍的热负荷压力。

因此，SK海力士正在研究混合键合（Hybrid Bonding）等未来技术方法，以突破16-Hi堆叠的限制，通过更窄的间距提供更高性能，并通过更高的导热性实现更优的热效率。

与三星的HPB（热路径块）类似，SK海力士正在研发其自有的局部热点缓解技术，名为I-HBM。该技术在HBM D2D PHY区域（靠近热点处）嵌入了一种高导热且电气绝缘的散热组件，形成一条专用散热路径，可额外降低30%以上的热阻。

展望未来，SK海力士计划通过TSV数量翻倍以及逻辑工艺集成带来的更高IO速度来提升带宽；同时，供电/电源分配网络（PDN）方面的挑战将通过采用最新且优化的逻辑代工工艺来解决，电源TSV将"遍布各处"，从而大幅改善PDN。

HBM技术对更高功率密度、带宽和堆叠高度的持续追求，带来了显著的热学、机械和封装方面的挑战，这主要由更厚的氧化层、更密集的TSV（硅通孔）以及不断提升的引脚速度所驱动。

MLMO（多层模塑底部填充）、优化的微凸点、新兴的混合键合技术（旨在改善导热性、工艺裕度和更精细的间距），以及I-HBM等热点解决方案等创新技术，正在积极应对这些挑战。然而，随着堆叠高度向16–20层发展，架构向与逻辑芯片更紧密的3D集成演进，成功将需要对设计、材料、客户工艺和中介层技术进行更紧密的协同优化。整个行业的持续合作对于满足未来工作负载对容量和带宽的需求仍然至关重要。